3月26日消息，新思科技（Synopsys）近日宣布推出業(yè)界首個(gè)面向PCI Express（PCIe）6.0技術(shù)的完整IP核解決方案，其中包括控制器、PHY和驗(yàn)證IP，可實(shí)現(xiàn)PCIe 6.0片上系統(tǒng)（SoC）設(shè)計(jì)的早期開發(fā)?；谛滤伎萍紡V泛部署并經(jīng)過硅驗(yàn)證的面向PCIe 5.0的DesignWare IP核，面向PCIe 6.0的全新DesignWare IP核支持標(biāo)準(zhǔn)規(guī)范的最新功能，其中包括64GT/s PAM-4信號傳輸、FLIT模式和L0p功耗狀態(tài)。新思科技的完整IP解決方案可滿足高性能計(jì)算、AI和存儲SoC在延遲、帶寬和功耗效率方面不斷提高的要求。
為了實(shí)現(xiàn)最低延遲并最大限度地提高所有傳輸規(guī)模的吞吐量，面向PCI Express 6.0的DesignWare控制器采用MultiStream架構(gòu)，可提供相當(dāng)于Single-Stream設(shè)計(jì)2倍的性能。該控制器采用1024位架構(gòu)，可讓開發(fā)者在1GHz時(shí)序收斂的條件下實(shí)現(xiàn)64GT/s x 16的帶寬。此外，該控制器還可在處理多個(gè)數(shù)據(jù)源以及使用多個(gè)虛擬通道時(shí)提供最佳流量。為了通過內(nèi)置驗(yàn)證計(jì)劃、序列和功能覆蓋來加快測試平臺的開發(fā)，面向PCIe的VC驗(yàn)證IP采用了本地SystemsVerilog/UVM架構(gòu)，只需小量的工作即可完成集成、配置和定制。
新思科技面向PCIe 6.0的DesignWare PHY IP可提供獨(dú)特的自適應(yīng)DSP算法，可優(yōu)化模擬和數(shù)字均衡，從而最大限度地提高功耗效率，而不受通道影響。借助正在申請專利的診斷功能，PHY可實(shí)現(xiàn)接近零的鏈路關(guān)閉時(shí)間。面向PCIe 6.0的DesignWare PHY IP感知布局架構(gòu)可最大限度地減少封裝串?dāng)_，并支持針對x16鏈路的密集SoC集成。為基于ADC的架構(gòu)采用優(yōu)化數(shù)據(jù)路徑可實(shí)現(xiàn)超低延遲。
新思科技IP營銷和戰(zhàn)略高級副總裁John Koeter表示：“云計(jì)算、存儲和機(jī)器學(xué)習(xí)等領(lǐng)先應(yīng)用需要傳輸大量數(shù)據(jù)，這要求開發(fā)者以最小的延遲集成最新的高速接口，以滿足這些系統(tǒng)的帶寬需求。通過新思科技面向PCI Express 6.0的完整DesignWare IP解決方案，我們的客戶可以及早開始其基于PCIe 6.0的設(shè)計(jì)，并利用新思科技在PCI Express方面的豐富專業(yè)知識和卓越領(lǐng)先地位，加速其在芯片領(lǐng)域的成功之路。”
Intel技術(shù)計(jì)劃總監(jiān)Jim Pappas表示：“PCI Express是歷史上使用最廣泛、可擴(kuò)展最強(qiáng)的互連技術(shù)。新思科技的最新DesignWare IP是全球生態(tài)系統(tǒng)持續(xù)致力于PCIe 6.0這一重要行業(yè)標(biāo)準(zhǔn)的領(lǐng)先指標(biāo)，并為PCIe第6代的開發(fā)和未來英特爾平臺上的應(yīng)用奠定了基礎(chǔ)。”
上市時(shí)間和資源
面向PCIe 6.0早期訪問的DesignWare控制器和PHY IP計(jì)劃將于2021年第三季度推出。面向PCIe 6.0的驗(yàn)證IP現(xiàn)已推出。
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